6年研发，华为完成381款芯片量产落地。

在ISCAS 2026，华为何庭波发表题为“半导体新旅途探索与施行”的主旨演讲，发表了引诱半导体产业发展的新原则——韬(τ)定律，旨在破解摩尔定律面对的物理和经济困局。

演讲评释注解详备内容将以“A Time Scaling Theory for Multi-Layer Electronic Systems”为题发表在SCIENCE CHINA Information Sciences上。

摘抄

六十年来，摩尔定律的几何尺寸缩减激动着半导体产业连接发展。如今这套行业发展范式果决失效：单纯收缩芯片尺寸带来的工夫红利日渐零落，单颗顶端芯片的遐想资本突破十亿好意思元，先进制程下单个晶体管的资本也不再下落。本文建议时候缩放准则（τ缩放）行动全新发展范式，不再以晶体管面积行动工夫卓著的中枢忖度圭表，转而将时候本身定为中枢机划。该准则以斡旋特征时候常数τ为优化观点，掩饰从晶体管开关动作到数据中心业务负载，跨度达12个数目级。

文中展示两项量产级工夫实证案例：在转移端系统级芯片上，逻辑折叠工夫将数字电路、模拟电路与存储电路分层排布于垂直堆叠的有源层，固定制程下晶体管密度阶段性普及55%，能效普及41%。在东说念主工智能系统帅域，交融存储语义斡旋总线架构、封装近距高速光电互集会口与立体堆叠折叠工夫的协同遐想体系，预计到2035年可杀青硬件集成度百倍以上增长。从工夫方法论层面而言，τ缩放是继登纳德缩放定律之后，首个能够连合通盘策画架构、建立斡旋优化观点的工夫准则。

引子

自20世纪60年代中期起，半导体产业耐久以纳米尺寸忖度工夫迭代水平。行业曾保捏每18个月晶体管尺寸收缩、开动频率普及、单逻辑门资本下落的发展节拍。摩尔定律既是客不雅产业要领，也构建起复旧整套策画体系发展的行业共鸣。

现如今这一共鸣已不复存在。迈入7纳米及以下制程后，几何尺寸缩减无法再复刻过往的工夫收益。光刻工艺迫临图形制备物理极限，极紫外光刻斥地折旧资本占据晶圆制形资本大头，单晶体管资本增长停滞以致出现反弹。关于无法赢得顶尖光刻斥地的企业，发展受限问题泄漏更早，产业承压也更为严峻。

产业中枢发展命题由此发生弯曲，不再是探究晶体管还能作念多小，而是明确优化对象与发展观点。

当年六年，华为半导体团队基于手机SoC、东说念主工智能加速器、系统互联架构及封装工夫，开展全芯片级工夫议论。议论得出论断：工夫突破并非依赖全新制程节点或晶体管架构，而是要重构中枢优化标的。本文以为，改日十年电子系统的演进，将告别几何尺寸缩放模式，迈入时候缩放新阶段。从皮秒级晶体管开关反应，到秒级数据中心任务处理，策画体系各层级均围绕特征时候常数τ杀青系统性缩减。

本文结合2020年5月至2026年5月量产落地的381款芯片研发训戒，从科学方法与产业路线两大维度，阐释Π缩下班夫体系。

一、几何尺寸缩放时间拒绝

半导体产业耐久以来的中枢任务，便是捏续收缩晶体管体积。1965年戈登・摩尔建议晶体管密度约每两年翻倍的论断，十年后罗伯特・登纳德建议缩放表面，说明电压与尺寸等比例缩减可保管褂讪电场强度。

近五十年间，几何缩放结合登纳德缩放，让芯片单元功耗性能、单元资人道能杀青指数级普及。

这一发展范式分两个阶段走向坍塌：2005年前后：登纳德缩放当先失效，电压不再随特征尺寸等比例下落，芯片暗硅时间开启；7纳米节点之后：依靠鳍式场效应晶体管（FinFET）、环绕栅极（GAA）架构延续的几何缩放红利绝对见顶。中枢成因已形成行业共鸣：速率充足效应使本征延伸与沟说念长度从二次联系变为线性联系；局部互连线寄生电阻、电容渐渐主导圭表单元延伸预算；掩模资本、EUV折旧、遐想端正复杂度飙升，2纳米节点单颗顶尖芯片遐想预算突破10亿好意思元。

经济层面通常无可秘密：先进制程单晶体管资本停滞、顶尖节点资本以致高潮；保管五十年的每代晶体管更多、资本更低的行业逻辑绝对剖析。

对华为半导体而言，先进光刻斥地受限交流几何路线见顶，倒逼咱们直面全行业终将面对的根底问题：必须跳出工艺节点依赖，重构底层工夫演进逻辑。

二、发展中枢从空间转向时候，追想摩尔定律实质

从用户践诺体验来看，摩尔定律的中枢从来不在于尺寸大小。晶体管体积变小，开关反应速率随之加速；互联澄清排布更紧凑，信号传输距离镌汰；集成度连接普及，数据交互范围减少。

历代芯片迭代，实质齐是连接压缩开动耗时：器件层面时候跨度为皮秒至纳秒，芯片层面为纳秒至微秒，系统层面为微秒至秒。空间尺寸缩减，仅仅压缩开动时候的技能。

基于这一中枢逻辑，产业优化想路迎来全新变革，将时候涵养为中枢忖度运筹帷幄。晶体管、电路、芯片、系统各层级均可界说特征时候常数τ，并将缩减τ定为斡旋优化观点。几何尺寸缩放仅成为指责时候损耗的技能之一。

本文将这一准则界说为τ时候缩放，行动接替摩尔几何缩放、引颈半导体产业演进的全新底层表面。特征时候常数更生层级函数关系：

各层级时候常数由基层基础耗时，交流本级架构、通讯交互损耗共同组成。τ的时候跨度掩饰皮秒至秒，空间跨度涵盖纳米至千米。各层级缩减τ的工夫旅途各有侧重：

晶体管层级：优化固有开关延伸，依托载流子转移率普及、应力工艺、高介电常数金属栅极、环绕栅极架构阅兵，同期削减局部互联寄生阻容参数；

电路层级：优化信号传输阻容延伸，招揽低阻导线、低介电介质材料，依托垂直集成镌汰布线长度；

芯片层级：指责运算与存储拜访延伸，通过架构遐想、活水线竖立、存储层级与片上互联集聚杀青优化；

系统层级：压缩端到端数据传输与同步耗时，优化互联拓扑、通讯左券与组网架构。

由此可得出芯片代际迭代要领：下一代时候常数等于现经常候常数除以缩放所有这个词。缩放所有这个词依据应用场景区分：功耗受限的转移端斥地年均缩放所有这个词约1.3倍；高可靠性自动驾驶系统约1.5倍；算力径直决定经济效益的东说念主工智能业务可达10倍。

τ运筹帷幄能够统筹全策画架构，频率、延伸、带宽、蒙眬量等性能参数，实质均由对应层级的τ决定。工艺研发、电路遐想、系统架构东说念主员可基于斡旋运筹帷幄协同优化，各层级孤独优化、过后核算时序损耗的发展模式就此完结。

三、逻辑折叠：转移端SoC工夫实证

τ缩下班夫初度限制化落地测试应用于转移端场景。智高手机SoC较为稀薄，单颗芯片即可组成整套斥地系统。斥地无法多路插槽并交运算，也不存在数千节点互联架构来对消链路延伸。整机通盘性能输出均依托单一裸片杀青，功耗仅数瓦，同期还要受机体态态带来的散热要求管理。

2020年后，先进制程赢得受限，行业面对中枢问题：制程工艺不再迭代的前提下，K体育(中国)2026世界杯官方IOS|Android手机app下载奈何捏续杀青单颗芯片代际性能升级？

逻辑折叠工夫就此应时而生。

界说：逻辑折叠是罢黜时候缩放旨趣，将数字电路、模拟电路与存储电路拆分排布至纵向堆叠的多层有源芯片层，统筹优化芯片性能、功耗与面积的遐想决议。

数字电路分为组合逻辑与时序逻辑两类：组合逻辑指寄存器之间的布尔运算电路，时序逻辑则是崇拜存储景况的触发器。数字系统性能上限由相邻触发器间的关键旅途延伸决定，而延伸主要受澄清寄生阻容参数与旅途门电路数目影响。传统遐想将门电路平铺在归并平面，布线依托表层金属层完成；布线长度越长，寄生阻容损耗越高，关键旅途开动速率也就越慢。

逻辑折叠冲破平面遐想想路，把关键旅途的门电路拆分排布至两层乃至更多纵向堆叠的有源芯片层，通过超细间距搀和键合工夫完成层间互联。

从电路遐想角度来看，多层芯片可视作一体化齐全架构，器件跨层散播，后果等同于新增金属布线层。信号走线长度大幅缩减，寄生阻容损耗权贵下落，时钟偏差得到优化，归并制程工艺下芯片能够杀青更高主频开动。

想要充分施展逻辑折叠的性能上风，需将搀和键合间距与顶层金属间距的比值抑制在较低水平，实操中建议低于3，比值越小玄虚发扬越好。现时顶层金属间距约720纳米，对应搀和键合间距需抑制在2微米以内；想象景况下二者比值趋近于1，可绝对排斥键合界面的布线冗余损耗。

杀青该键合间距，同期更生小于0.5微米的套刻精度、孔径与隔断区小于1.5微米、间距小于6微米的硅通孔规格，以及依托智能冗余工夫趋近满良率的分娩要求，产业链高卑劣历经多年工艺研发才得以达成。

2026款麒麟芯片实测取得多项实质顺利：

晶体管密度在单一代际中从155MTr/mm²（百万晶体管/平淡毫米）路子式普及至238MTr/mm²（晶体管密度策画公式为：

麒麟SoC遐想的面积期骗率为68%）——这种普及幅度，以往需要三年的几何尺寸微缩才能杀青。

SoC性能中枢能效普及41%，最高主频涨幅接近13%。

跨双层搭建高速片上集聚数据通路，通路占用面积缩减55%，供电褂讪性同步改善。

硅后时钟偏差优化决议孤独孝敬超 5% 的芯片举座性能增幅。

静态立地存储器关键旅途镌汰，单比特能耗指责，开动主频普及超 40%，存储读写速率、能耗与面积运筹帷幄全面优化。

主流运算中枢招揽双层折叠架构，时钟缓冲器数目减少超五成，时钟偏差指责 25%，布线长度缩减约 30%。

上述性能普及均在现有制程节点内完成，未招揽全新光刻工艺，依靠三维空间重构逻辑电路布局杀青。

2026 款麒麟芯片搭载的逻辑折叠工夫招揽保守落地决议：搀和键合间距为 1.5 微米，硅通孔接点仅相较顶层金属层下移一层，折叠工夫仅针对性应用于中枢关键旅途，未全芯片普及。即便如斯，今年度 CPU 性能中枢主频仍回升至 3.1 吉赫兹。

改日十年，AG中国手机官方网页版逻辑折叠将从局部关键旅途折叠，缓缓升级为全域多层折叠，单封装可堆叠三层、四层及更多有源芯片层。低温搀和键合工夫可放宽多层散热限制，硅通孔接点下移至第六金属层，可开释超三成高层布线资源。

2026 至 2035 年，晶体管密度有望突破每平淡毫米 4 亿颗。逻辑折叠工夫将助力麒麟芯片大幅拉高 CPU 内核主频，缓缓迈向 4 吉赫兹及更高频段。该工夫路线落地可行，贸易化资本具备经济上风。

麒麟芯片性能核主频迭代趋势

逻辑折叠中枢参数

搀和键合间距：小于 2 微米，量产版 1.5 微米，观点间距比值 1:1

套刻精度：低于 0.5 微米

硅通孔规格：关键尺寸、隔断区小于 1.5 微米，间距小于 6 微米

良率：智能冗余遐想杀青近乎满良率

晶体管密度：单代涨幅 55%

性能核能效、主频：分别普及 41%、13%

静态存储主频：普及 40% 以上

中枢单元损耗运筹帷幄：时钟缓冲器减半，偏差下落 25%，布线镌汰 30%

四、皮秒到微秒级优化：东说念主工智能数据中心的 τ 缩放应用

转移端低功耗场景考证工夫可行性后，该准则通常适用于超高功耗东说念主工智能试验与推理场景。东说念主工智能集群由数不胜数颗芯片协同运算，十年间举座算力限制普及六个数目级，全链路贯彻 τ 缩放想路，即可杀青工夫落地。

东说念主工智能系统发展具备两大特征：芯片集群限制捏续扩展；系统能耗与资本主要糜费于数据传输，而非运算处理。大型算力集群超不详能耗用于数据交互，七成以上资本插足存储斥地。由此可见，镌汰芯片、机柜、封装里面的数据传输耗时，与优化运算耗时具备同等热切性。

AI 场景 τ 时候缩放依托三大协同架构落地：斡旋总线（Unified Bus）、封装近距光互连引擎（Hi-ONE）、封装拓扑重构三维折叠（3D Folding）。

4.1 斡旋总线：以时候优化为中枢的系统互联架构

传统多芯片加速系统层级左券零星词语，主机、机箱里面、机柜之间招揽不同通讯左券，左券改动、数据缓存、交互校验连接增多延伸，指责褂讪性并推高资本。

斡旋总线架构放置多层左券体系，招揽全域平等互联左券，原生适配存储拜访逻辑。数据传输无需左券改动，依托硬件崇尚数据一致性，替代传统软件消断交互模式。实测良友拜访延伸从数十微秒压缩至 100 纳秒，中枢通讯链路时候损耗缩减约 500 倍，大限制机柜集群可杀青一体化协同开动。

4.2 高密度光电互联引擎：封装级高速光互联

通讯时延优化后，新瓶颈随之泄漏：单机柜芯片密度普及导致功耗密度、可靠性触达物理极限，传统电互连 SerDes 带宽也迫临上限。单 AI 芯片 400Gb/s 速率下，铜缆互连仍可靠可用；速率普及至 Tb/s 级后，铜缆决议绝对不行行：SerDes 传输距离骤降、布线体积肥美、机柜安设难度剧增，散热与供电裕量耗尽。

华为半导体建议高密度光互连节点引擎 Hi-ONE：封装近距光互连模块单路带宽达 8Tb/s，与 AI 芯片斡旋总线带宽精确匹配。工夫收益：SerDes 传输距离从约 100 厘米压缩至 5 厘米，放置贫穷铜缆；跨机柜传输距离从不及 1 米拓展至 100 米，为吉瓦级超大限制数据中心高密度互连提供物理可行决议。

Hi-ONE 遐想理念深度契合 τ 缩放想想：毁掉高信号保真度专用数字信号处理器（DSP），招揽模拟平衡增强驱动器 + 跨阻放大器线性架构；放宽比特误码率容忍度，由斡旋总线左券适配容错机制。通过物理层与左券层跨层量度，指责功耗、资本与集成复杂度，是 τ 表面跨层协同优化的典型施行。

4.3 N² 与 N 的架构困局：三维折叠的势必性

AI 加速器无法停步于 2.5D 扇出封装，底层根源是几何拓扑管理，径直决定 2030 年后工夫路线。

传统 2.5D AI 芯片架构：逻辑裸片居中，边际排布 HBM 存储栈、SerDes 互勾搭口，外围集成稳压供电模块。通盘存储信号、互连信号、供电电流齐必须经过裸片边际才能接入里面策画单元。

设裸片边长为 N：

策画才智与芯单方面积成正比，限制为N²；

内存带宽、互连带宽、供电才智依托边际扇出，限制仅为N。

二次增长的策画才智与线性增长的带宽 / 供电才智差距捏续拉大，形成扇出困局；即便逻辑工艺捏续迭代，也无法弥补拓扑架构的先天短板，晶体管级优化无法科罚架构层级的物理管理。

三维折叠（3D Folding） 破解这一困局：将蓝本局限于芯片边际的供电（后面供电 + 集成稳压）、高速存储（搀和键合层叠集成）、光互连 I/O（Hi-ONE 近距集成）转移至芯片垂直名义资源。资源布局从边际环绕升级至全域立体散播，带宽、光互连、供电才智同步升级为N²增长，与策画才智增速匹配。封装模式绝对重构：从逻辑裸片 + 边际外设的平面结构，升级为逻辑、互连、存储、供电协同缩放的垂直集成栈。

AI 工夫路线时候策画

2030 年前：昇腾超集群（Ascend SuperPoD）依托芯粒、2.5D 扇出、微凸点 / 圭表间距搀和键合三维堆叠进修工夫迭代，代表产物 2025 昇腾 910C、2026 昇腾 950、后续昇腾 990；

2030 年阁下：昇腾 990 初度将逻辑折叠引入 AI 加速器；

2030-2035 年：三维折叠成为工夫迭代中枢载体，硬件集成度预计普及超 100 倍；τ 优化全面散播于全栈各层级，不再局限器件工艺层面。

附：AI 系统级 τ 缩放中枢机划

斡旋总线良友拜访时延：数十微秒→100 纳秒，τ 缩减约 500 倍

Hi-ONE 单模块带宽：8Tb/s，匹配单芯片斡旋总线带宽

Hi-ONE 传输距离：板内 SerDes 100cm→5cm；跨机柜 1m→100m

扇出困局实质：策画才智 N² 增长，边际带宽/I/O/供电仅N线性增长

三维折叠价值：带宽、光互连、供电从边际转移至立体名义，还原N²同步缩放

2026-2035预测：硬件集成度普及超100倍

五、逻辑与存储：从互相分离走向深度交融

τ缩放准则也激动逻辑芯片与存储芯片产业形貌变革。早期行业招揽圭表化总线，刻意区分处理器与存储器，两大产业各自孤独发展。

东说念主工智能时间冲破分离模式，算力暴涨连接波及存储带宽、延伸、封装工夫上限。高带宽内存、搀和键合、三维堆叠存储工夫，齐印证数据传输与运算同等关键，逻辑与存储芯片走向物理集成。产业言语权缓缓向存储、封装企业歪斜。

工夫交融已成势必趋势，但产业利益分派模式尚不决型。改日硬件领域的优厚者，将杀青逻辑与存储工夫深度整合，并构建长效共赢合作体系。τ缩放直不雅体现分层分离带来的损耗，倒逼产业尽快科罚结构性交融问题。

六、现有工夫挑战

τ缩放体系仍处于完善阶段，多项关键贫窭有待攻克，同期也面向全行业寻求工夫配合。

EDA器具链与遐想方法论：现有EDA器具面向平面遐想时间开发，面积、时序、功耗孤独优化，系统τ为被迫收尾。全限制逻辑折叠要求器具链将多层堆叠裸片视为单逐个语气遐想单元，支捏单元级跨层分别、全域斡旋资本函数布局布线、层间时序不断；需兼顾垂直互连寄生参数、禁避区占用、晶圆间工艺偏差等传统二维器具无法适配的场景。华为已自研初步器具链，方法论细节后续将公开发布；面向τ原生、多物理场、三维架构的开源EDA器具链，是改日十年最中枢的基础复旧插足。

晶圆间工艺偏差：逻辑折叠可招揽不同批次、以致不同工艺节点晶圆键合堆叠。晶圆间阈值电压、驱动电流、互连RC参数偏差强大于单晶圆里面偏差，对时钟散播、保捏时序裕量冲击权贵。需依托智能冗余、自合乎赔偿、τ感知签核经由建立齐全科罚决议。

垂直互联损耗：搀和键合、硅通孔（TSV）本身存在固有寄生电阻电容损耗，TSV禁避区会占用圭表单元布局面积。逻辑折叠落地需更生中枢判据：τ收益（有用芯单方面积+布线长度缩减）>τ损耗（垂直互连RC寄生）现时转移关键旅途、存储场景已跨过收益阈值；阈值范围随键合间距收缩捏续优化，且适配不同行务负载各异化判定圭表。

AG中国手机官方网页版

能耗管理：τ是时候维度准则，而非能耗准则。架构提速10倍若作陪功耗飙升10倍，虽不抵触τ缩放旨趣，但会超出电网供电承载上限。因此τ缩放必须配套能耗优化体系：存储语义总线排斥左券栈支拨、封装近距光互连将单比特能耗指责数个数目级、后面供电、存内/近存策画、数据中心级动态调频调压（DVFS）；期骗τ时序裕量反向换取功耗收益，杀青时延与能耗双向平衡。

基准测试体系：行业现有性能基准（Linpack、MLPerf、SPEC）面向单运筹帷幄评估遐想，无法适配τ缩放全栈优化需求。亟需构建τ剖面基准体系，量化系统各层级主导时延与优化裕量，精确定位下一阶段中枢插足层级。

七、六年研发千里淀，预测十年发展

2020年5月至2026年5月，华为半导体面向转移、AI、汽车、工业、基础智力领域，完成381款芯片量产落地，全产物矩阵考证τ时候缩放表面涵养：器件电路层面，预计2031年晶体管密度突破每平淡毫米4亿颗；芯片层面，固定制程下依靠逻辑折叠捏续普及主频、能效与集成度；系统层面，通讯延伸杀青微秒到纳秒级跨越，大型算力集群达成一体化协同；产业预测方面，2029年芯片主频冲击4吉赫兹，三至五年内转移端芯片能效翻倍，2035年东说念主工智能硬件集成度增长百倍。

相较于产物迭代，τ缩放带来的方法论翻新意旨更为久了。这是登纳德定律之后，首个斡旋全策画架构优化观点的准则，让工艺、电路、架构、软件团队围绕归并运筹帷幄协同升级。同期产业竞争逻辑弯曲，无用单纯追赶顶尖光刻制程，封装、存储带宽、互联架组成为中枢竞争力。

耐久以摩尔尺寸缩减等同于工夫卓著的行业知道，迎来重要弯曲。几何缩放时间果决拒绝，依托多层架构时候优化杀青性能跃升成为新标的。改日六至十年，以τ缩放为中枢发展观点的企业与生态，将主导下一代策画产业形貌。

产业发展前路充满挑战，但演进标的明晰明确。种种工夫贫窭无法依靠单一企业攻克，遐想器具、行业圭表、器件物理、贸易模式均需全行业联袂共建。本文既是工夫施行总结，也真挚邀请业界同仁共同探索前行。

作家简介

何庭波，主导华为半导体业务。其指挥的团队在2020至2026年间，面向转移结尾、东说念主工智能、汽车电子及基础智力领域，累计遐想并量产381款芯片。本文说起的τ缩放表面、逻辑折叠、斡旋总线及Hi-ONE工夫，均出自该团队。

*声明：本文系原作家创作。著述内容系其个东说念主不雅点ag(中国)手机网，本身转载仅为共享与沟通，不代表本身唱和或认可，如有异议，请议论后台。